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Temario del curso
Fundamentos de la Arquitectura RISC-V y Visión General del Ecosistema
Panorama de la ISA RISC-V y Adopción Industrial
- Filosofía de ISA abierta y el panorama de estandarización de RISC-V International
- Modelo mental de RISC-V: Arquitectura Load-Store, Registro (Register File), Ordenación de bytes
- Comparativa con ARM, x86 y POWER: Compensaciones para arquitecturas heterogéneas de computación
- Evaluación de la madurez del ecosistema: SiFive, T-Head, Western Digital y la creciente comunidad de silicio de código abierto
- Interfaces estandarizadas: RISC-V Privileged ISA, Capa de Abstracción de Software de Máquina (MSBL)
Modelos de Memoria y Cumplimiento ABI
- Especificación de Arquitectura No Privilegiada: mapa CSR, manejo de excepciones y jerarquías de memoria
- Conjuntos de instrucciones RV32I / RV64I y cumplimiento ABI para la portabilidad binaria entre plataformas
- Convenciones de ordenación de memoria e instrucciones de barrera para sistemas multiprocesador
Programación en Ensamblador RISC-V y Toolchain de Compiladores
Programación de Instrucciones de Bajo Nivel
- Instrucciones enteras base (I), Multiplicación/División (M), extensiones de operaciones atómicas (A)
- Estrategias de programación conscientes del tamaño de palabra (bitness) para objetivos RISC-V de 32 y 64 bits
- Convenciones de llamada y gestión del marco de pila para sistemas de software embebido y en tiempo real
Dominio de la Toolchain de Compiladores
- Toolchain de compiladores basada en LLVM: Clang, LLVM y Binutils para la compilación cruzada de RISC-V
- Scripts de enlace, secciones y configuración del diseño de memoria para entornos bare-metal y RTOS
- Intrínsecos del compilador, niveles de optimización y ajuste de código basado en perfiles
- Flujos de trabajo de desarrollo de toolchain de código abierto: construcción, pruebas y empaquetado de toolchains personalizadas GCC/Clang
Desarrollo de Sistemas Embebidos y Sistemas Operativos en Tiempo Real
Programación Bare-Metal y RTOS
- Programación de sistemas en Rust para RISC-V: abstracciones sin coste, gestión insegura de memoria y desarrollo bare-metal
- Ambientes No-Std: enlaces personalizados, desarrollo de controladores de dispositivos y E/S mapeada en memoria
- RTOS Zephyr y desarrollo de BSP Buildroot para objetivos RISC-V
- Interfaz con periféricos: programación de GPIO, I2C, SPI, UART y controladores DMA
Optimización de Potencia y Rendimiento
- Gateado de reloj, gestión de dominios de potencia y optimización de modos de bajo consumo
- Análisis de rendimiento preciso por ciclo con simuladores de perfiles y contadores de hardware
- Ajuste de latencia de interrupción en tiempo real para aplicaciones críticas en seguridad
Desarrollo del Núcleo Linux y Bootloader para RISC-V
Ecosistema de Firmware de Arranque y Bootloader
- OpenSBI (implementación de la especificación SBI): desarrollo de firmware de arranque
- UEFI/EDK II en RISC-V: desarrollo de la pila de arranque de firmware moderno
- Puerto de Coreboot y U-Boot para ordenadores de placa única (SBC) RISC-V
Integración del Núcleo Linux
- Contribuciones al núcleo principal de RISC-V: superposiciones de dispositivo, topología de CPU y desarrollo de controladores de controlador de interrupciones (AIA)
- Desarrollo de BSP de proveedor y configuración del núcleo para plataformas SoC personalizadas
- Soporte de sistema de archivos, pila de red y soporte de contenedorización (Docker, Kubernetes) en sistemas host RISC-V
Diseño de SoC RISC-V y Prototipado en FPGA
Arquitectura e Integración de SoC Multi-núcleo
- Metodologías de diseño Network-on-Chip (NoC) para procesadores multi-núcleo RISC-V
- Coherencia de caché Axi4/CHI y protocolos de comunicación entre procesadores
- Integración de IP de código abierto: OpenCores, Framework ChIPS y componentes RTL de proveedores
- Diseño de matriz de bus e integración del controlador de memoria (DDR, SRAM, eMMC, PCIe)
Prototipado de Procesadores Basado en FPGA
- Síntesis e implementación en FPGA del núcleo RISC-V (por ejemplo, BOOM, VexRiscv, PULP)
- Metodología de verificación funcional basada en Aserciones SystemVerilog (SVA) y UVM
- Herramientas de verificación formal y pruebas basadas en propiedades para la validación del núcleo RISC-V
Extensiones Vectoriales RISC-V y Aceleración Específica del Dominio
Análisis Profundo de la Extensión RVV (RISC-V Vector)
- Carga/almaégenamiento vectorial, multiplicación-suma fusionada vectorial (VFMA) y aceleración de cálculos matriciales
- Operaciones vectoriales de longitud variable (VL, VLEN) para ejecución SIMD optimizada por carga de trabajo
- Operaciones de máscara vectorial, control de segmentos y flexibilidad de tipos de datos para cargas de trabajo DSP y ML
Diseño de Instrucciones Personalizadas DSP y Específicas del Dominio
- Diseño de aceleradores específicos del dominio mediante extensiones personalizadas e interfaces de operandos basadas en CBAR
- Modificaciones del frontend del compilador para la generación de instrucciones personalizadas y emisión de código
- Estrategias de partición hardware/software para la integración de aceleradores en SoC de producción
Aceleración de IA y Machine Learning Perimetral en RISC-V
Diseño e Integración de NPU para Procesadores RISC-V
- Arquitectura de Unidad de Procesamiento Neuronal (NPU): matrices esqueléticas, núcleos tensor y compresión de pesos para aceleración de IA on-chip
- Técnicas de cuantización de modelos (INT8, INT4, FP8) para implementación perimetral en RISC-V
- Compatibilidad de frameworks: TensorFlow Lite Micro, ONNX Runtime y PyTorch Edge en objetivos RISC-V
Computación Heterogénea para Cargas de Trabajo de IA
- Co-diseño del CPU host RISC-V con acelerador NPU de IA para flujos de trabajo de inferencia en tiempo real
- Optimización del subsistema de memoria: gestión de ancho de banda HBM/DDR para pesos y activaciones de modelos ML
- Presupuesto térmico y de potencia para sistemas de inferencia de IA perimetral
Seguridad Hardware y Computación Confidencial en RISC-V
Protección de Memoria Física y Ejecución de Confianza
- Protección de Memoria Física (PMP) y mecanismos de seguridad del caminante de tablas de páginas
- Arquitecturas de Secure Enclave/TEE para RISC-V: integración OP-TEE, entornos de ejecución confiables clase SEV
- Seguridad de la cadena de arranque: raíz de confianza, arranque seguro y atestación de lanzamiento medido
Aceleración Criptográfica
- Extensiones criptográficas RISC-V (Zk, Zkr, extensiones K): aceleración de SHA, AES, RSA, RSA-PSS y ECC
- Integración de criptografía post-cuántica (PQC) para procesadores RISC-V de próxima generación
- Técnicas de mitigación de ataques de canales laterales: programación de tiempo constante, enmascaramiento y generadores de números aleatorios de hardware
Arquitectura Personalizada Avanzada y Diseño de Extensiones ISA
Arquitectura Específica del Dominio y Extensiones de Instrucción Personalizadas
- Metodología de diseño de extensiones ISA: codificación, tablas de codificación, análisis de impacto en ABI y proceso de presentación de especificaciones a RISC-V International
- Diseño de registro personalizado con CBAR (Registros Base Personalizados) para despacho de operandos
- Canalización de instrucciones, detección de hazards y modificaciones de tubería para extensiones personalizadas
Verificación y Aprobación de Modificaciones de Arquitectura Personalizada
- Diseño de testbench para extensiones personalizadas: generación de estímulos dirigida frente a estocástica por restricciones
- Marcos de pruebas de regresión y verificación impulsada por cobertura para modificaciones arquitectónicas
- Pruebas de interoperabilidad: aseguramiento de que las instrucciones personalizadas funcionen dentro de las restricciones ABI establecidas
Aplicaciones RISC-V Críticas en Seguridad y Automoción
Cumplimiento de Seguridad Funcional y Estándares Automotrices
- Cumplimiento de seguridad funcional ISO 26262 para procesadores automotrices RISC-V
- Clasificación ASIL-Q y desarrollo de manuales de seguridad para IP de silicio RISC-V
- Manejo determinista de interrupciones, pares de núcleos en modo espejo (lockstep) y protección de memoria para sistemas RISC-V críticos en seguridad
Aplicaciones Industriales en Tiempo Real y Computación Perimetral
- Cumplimiento IEC 61508 SIL y programación determinista en plataformas multicore RISC-V
- Desarrollo de gateways IoT industriales con RISC-V: conectividad, análisis perimetral y sistemas de actualización de firmware OTA
Proyecto Final: Desarrollo de Sistemas RISC-V de Extremo a Extremo
Proyecto de Ciclo de Vida Completo
- Especificación de arquitectura: diseño de extensiones ISA y configuración del núcleo para un caso de uso definido
- Implementación RTL en SystemVerilog con testbenches UVM y cobertura de verificación formal
- Prototipado en FPGA, desarrollo de firmware de arranque e integración de la pila de controladores bare-metal
- Personalización de BSP Linux y toolchain para el núcleo RISC-V personalizado
- Despliegue de cargas de trabajo de IA: integración NPU, cuantización de modelos y evaluación comparativa de rendimiento
- Validación de seguridad: cumplimiento PMP, arranque seguro y evaluación comparativa de aceleración criptográfica
- Documentación de arquitectura técnica, análisis de estrategia IP y presentación al equipo multifuncional
Requerimientos
Ninguno.
21 Horas
Reseñas (2)
Las explicaciones y la interactividad del instructor fueron excelentes; realmente llevó el tema muy bien. Aunque probablemente no tenía suficiente experiencia, ¡aprendí mucho de ello!
Pieter Bruynseels - Spot Buy Center BV
Curso - Design Patterns
Traducción Automática
Me gustó la plataforma que usamos. Fue realmente agradable y fácil de usar. Me gustó la sección de TypeScript, en particular la parte sobre espacios de nombres y módulos.
Robert - DB Global Technology
Curso - JavaScript - Advanced Programming
Traducción Automática
