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Temario del curso
Fundamentos de la Arquitectura RISC-V y Visión General del Ecosistema
Panorama ISA de RISC-V y Adopción Industrial
- Filosofía de ISA abierta y el panorama de estandarización de RISC-V International
- Modelo mental de RISC-V: Arquitectura Load-Store, Archivo de Registros, Ordenación de Bytes
- Comparativa con ARM, x86 y POWER: Compensaciones para arquitecturas de computación heterogénea
- Evaluación de la madurez del ecosistema: SiFive, T-Head, Western Digital y la creciente comunidad de silicio de código abierto
- Interfaces estandarizadas: RISC-V Privileged ISA, Capa de Abstracción de Software de Máquina (MSBL)
Modelos de Memoria y Cumplimiento ABI
- Especificación de Arquitectura No Privilegiada: mapa CSR, manejo de excepciones y jerarquías de memoria
- Conjuntos de instrucciones RV32I / RV64I y cumplimiento ABI para portabilidad binaria multiplataforma
- Convenciones de ordenación de memoria e instrucciones de barrera para sistemas multiprocesador
Programación en Ensamblador RISC-V y Toolchain de Compiladores
Programación de Instrucciones de Bajo Nivel
- Extensiones de instrucciones enteras base (I), Multiplicación/División (M) y Operaciones Atómicas (A)
- Estrategias de programación conscientes del tamaño de palabra para objetivos RISC-V de 32 y 64 bits
- Convenciones de llamada y gestión del marco de pila para sistemas de software embebido y tiempo real
Competencia en Toolchain de Compiladores
- Toolchain de compilador basada en LLVM: Clang, LLVM y Binutils para compilación cruzada RISC-V
- Scripts de enlace, secciones y configuración del layout de memoria para entornos bare-metal y RTOS
- Intrínsecos del compilador, niveles de optimización y ajuste de código basado en perfiles
- Flujos de trabajo de desarrollo de toolchain de código abierto: construcción, pruebas y empaquetado de toolchains GCC/Clang personalizadas
Desarrollo de Sistemas Embebidos y Sistemas Operativos en Tiempo Real
Programación Bare-Metal y RTOS
- Programación de sistemas en Rust para RISC-V: abstracciones de coste cero, gestión de memoria insegura y desarrollo bare-metal
- Ambientes No-Std: linkers personalizados, desarrollo de drivers de dispositivo y I/O mapeado a memoria
- RTOS Zephyr y desarrollo BSP de Buildroot para objetivos RISC-V
- Interfaz de periféricos: GPIO, I2C, SPI, UART y programación del controlador DMA
Optimización de Potencia y Rendimiento
- Gating de reloj, gestión de dominios de potencia y optimización de modos de bajo consumo
- Análisis de rendimiento preciso por ciclo con simuladores de perfilado y contadores de rendimiento de hardware
- Ajuste de latencia de interrupciones en tiempo real para aplicaciones críticas para la seguridad
Desarrollo del Kernel de Linux y Bootloader para RISC-V
Firmware de Arranque y Ecosistema de Bootloader
- OpenSBI (implementación de la especificación SBI): desarrollo de firmware de bootloader
- UEFI/EDK II en RISC-V: desarrollo de la pila de arranque de firmware moderno
- Porting de Coreboot y U-Boot para computadoras de placa única RISC-V
Integración del Kernel de Linux
- Contribuciones al kernel principal de RISC-V: overlays de device tree, topología de CPU y desarrollo de drivers de controladores de interrupción (AIA)
- Desarrollo BSP de proveedores y configuración del kernel para plataformas SoC personalizadas
- Soporte de sistemas de archivos, pila de red y soporte de contenerización (Docker, Kubernetes) en sistemas host RISC-V
Diseño de SoC RISC-V y Prototipado FPGA
Arquitectura Multicanúcleo SoC e Integración
- Metodologías de diseño Network-on-Chip (NoC) para procesadores multicanúcleo RISC-V
- Coherencia de caché Axi4/CHI y protocolos de comunicación interprocesador
- Integración de IP de código abierto: OpenCores, Framework ChIPS y componentes RTL de proveedores
- Diseño de matriz de bus e integración del controlador de memoria (DDR, SRAM, eMMC, PCIe)
Prototipado de Procesadores Basado en FPGA
- Síntesis e implementación FPGA del núcleo RISC-V (ej. BOOM, VexRiscv, PULP)
- Metodología de verificación funcional basada en Assertions de SystemVerilog (SVA) y UVM
- Herramientas de verificación formal y pruebas basadas en propiedades para la validación del núcleo RISC-V
Extensiones Vectoriales RISC-V y Aceleración Específica por Dominio
Análisis Profundo de la Extensión RVV (RISC-V Vector)
- Carga/almacenamiento vectorial, multiplicación-acumulación fusionada vectorial (VFMA) y aceleración de computación matricial
- Operaciones vectoriales de longitud variable (VL, VLEN) para ejecución SIMD optimizada por carga de trabajo
- Operaciones de máscara vectorial, control de segmentos y flexibilidad de tipos de datos para cargas de trabajo DSP y ML
Diseño de Aceleradores DSP Personalizados y Instrucciones Específicas por Dominio
- Diseño de aceleradores específicos por dominio mediante extensiones personalizadas e interfaces de operandos basadas en CBAR
- Modificaciones en el frontend del compilador para generación de instrucciones personalizadas y emisión de código
- Estrategias de particionamiento hardware-software para la integración de aceleradores en SoCs de producción
Aceleración de IA y Aprendizaje Automático en el Borde sobre RISC-V
Diseño e Integración de NPU para Procesadores RISC-V
- Arquitectura de Unidad de Procesamiento Neuronal (NPU): matrices sinápticas, núcleos tensoriales y compresión de pesos para aceleración de IA en chip
- Técnicas de cuantización de modelos (INT8, INT4, FP8) para despliegue en el borde sobre RISC-V
- Compatibilidad con frameworks: TensorFlow Lite Micro, ONNX Runtime y PyTorch Edge en objetivos RISC-V
Computación Heterogénea para Cargas de Trabajo de IA
- Codiseño del CPU host RISC-V con NPU acelerador de IA para pipelines de inferencia en tiempo real
- Optimización del subsistema de memoria: gestión del ancho de banda HBM/DDR para pesos y activaciones de modelos de ML
- Presupuesto térmico y de potencia para sistemas de inferencia de IA en el borde
Seguridad de Hardware y Computación Confidencial en RISC-V
Protección de Memoria Física y Ejecución de Confianza
- Protección de Memoria Física (PMP) y mecanismos de seguridad del caminante de tablas de páginas
- Arquitecturas de Secure Enclave/TEE para RISC-V: integración OP-TEE, entornos de ejecución confiables clase SEV
- Seguridad de la cadena de arranque: raíz de confianza, arranque seguro y atestación de lanzamiento medido
Aceleración Criptográfica
- Extensiones criptográficas RISC-V (Zk, Zkr, K): aceleración SHA, AES, RSA, RSA-PSS y ECC
- Integración de criptografía postcuántica (PQC) para procesadores RISC-V de próxima generación
- Técnicas de mitigación de ataques por canal lateral: programación de tiempo constante, enmascaramiento y generadores de números aleatorios de hardware
Diseño de Arquitectura Personalizada Avanzada y Extensión ISA
Arquitectura Específica por Dominio y Extensiones de Instrucciones Personalizadas
- Metodología de diseño de extensiones ISA: codificación, tablas de codificación, análisis de impacto ABI y proceso de presentación de especificaciones a RISC-V International
- Diseño personalizado del archivo de registros con CBAR (Registros de Base Personalizada) para despacho de operandos
- Pipelining de instrucciones, detección de peligros y modificaciones de pipeline para extensiones personalizadas
Verificación y Aprobación Final de Modificaciones de Arquitectura Personalizada
- Diseño del banco de pruebas para extensiones personalizadas: generación dirigida vs. estímulos aleatorios restringidos
- Frameworks de pruebas de regresión y verificación impulsada por cobertura para modificaciones arquitecturales
- Pruebas de interoperabilidad: asegurar que las instrucciones personalizadas funcionen dentro de las restricciones ABI establecidas
Aplicaciones RISC-V Críticas para la Seguridad y Automoción
Cumplimiento de Seguridad Funcional y Estándares Automotrices
- Cumplimiento de seguridad funcional ISO 26262 para procesadores automotrices RISC-V
- Clasificación ASIL-Q y desarrollo de manuales de seguridad para IP de silicio RISC-V
- Manejo determinista de interrupciones, pares de núcleos en lockstep y protección de memoria para sistemas RISC-V críticos para la seguridad
Aplicaciones Industriales de Tiempo Real y Computación en el Borde
- Cumplimiento IEC 61508 SIL y planificación determinista en plataformas multicore RISC-V
- Desarrollo de gateways Industrial IoT con RISC-V: conectividad, análisis en el borde y sistemas de actualización OTA de firmware
Proyecto Final: Desarrollo de Sistemas RISC-V de Extremo a Extremo
Proyecto de Ciclo de Vida Completo
- Especificación de arquitectura: diseño de extensiones ISA y configuración del núcleo para un caso de uso definido
- Implementación RTL en SystemVerilog con bancos de pruebas UVM y cobertura de verificación formal
- Prototipado FPGA, desarrollo de firmware de arranque e integración de pila de drivers bare-metal
- Personalización BSP Linux y toolchain para el núcleo RISC-V personalizado
- Despliegue de carga de trabajo de IA: integración NPU, cuantización de modelos y benchmarking de rendimiento
- Validación de seguridad: aplicación PMP, arranque seguro y benchmarking de aceleración criptográfica
- Documentación de arquitectura técnica, análisis de estrategia IP y presentación al equipo multifuncional
21 Horas
Testimonios (2)
Las explicaciones y la interactividad del instructor fueron excelentes; realmente llevó el tema muy bien. Aunque probablemente no tenía suficiente experiencia, ¡aprendí mucho de ello!
Pieter Bruynseels - Spot Buy Center BV
Curso - Design Patterns
Traducción Automática
Me gustó la plataforma que usamos. Fue realmente agradable y fácil de usar. Me gustó la sección de TypeScript, en particular la parte sobre espacios de nombres y módulos.
Robert - DB Global Technology
Curso - JavaScript - Advanced Programming
Traducción Automática
